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就许多中央处理器 (CPU) 而言，规范要求电源必须能够提供大而快速的充电输出电流，特别是当处理器变换工作模式的时候。例如，在 1V 的系统中，100A/uS 负载瞬态可能会要求将电源电压稳定在 3% 以内。解决这一问题的关键就是要认识到 这不仅仅是电源的问题，电源分配系统也是一个重要因素，而且在一款解决方案中我们是很难将这二者严格地划清界限。这些高 di/dt 要求的意义就在于电压源必须具有非常低的电感。重新整理下面的公式并求解得到允许的电源电感：

在快速负载电流瞬态通道中电感仅为 0.3 nH。为了便于比较，我们来看一个四层电路板上的0.1 英寸 (0.25 cm)宽电路板线迹所具有的电感大约为 0.7nH/英寸 (0.3 nH/cm)。IC 封装中接合线的典型电感在1 nH 范围内，印刷电路板的过孔电感在0.2 nH 范围内。

此外，还有一个与旁路电容有关的串联电感，如图 1 所示。顶部的曲线是贴装在四层电路板上的一个22 uF、X5R、16V、1210 陶瓷电容的阻抗。正如我们所期望的那样(100 kHz 以下)，阻抗随着频率的增加而下降。然而，在800 kHz 时有一个串联电感，此时电容会变得有电感性。该电感(其可以从电容值和谐振频率计算得出)为 1.7 nH，其大大高于我们 0.3nH 的目标值。幸运的是，您可以使用并联电容以降低有效的 ESL。图 1 底部的曲线为两个并联电容的阻抗。有趣的是谐振变得稍微低了一些，这表明有效电感并不是绝对的一半。基于谐振频率，就两个并联的电容而言，新电感则为 1.0 nH 或ESL 下降40%，而非下降 50%。这一结果可以归结为两个原因：互连电感和两个电容之间的互感。电流通道的环路尺寸在一定程度上决定了连接组件中的寄生电感，组件尺寸决定了环路的面积。尺寸与电感相关系数如表 1 所示，其显示了各种尺寸陶瓷表面贴装电容的电容电感。一般来说，体积越大的电容具有更大的电感。该表不包括电路板上贴装电容的电感，在我们以前的测量中该电感由 1 nH 增加到了 1.7 nH。另一个有趣的问题是端接的位臵对电感有很大的影响。0805 电容在电容的较短一侧有端接而0508 电容则在较长的一侧有端接。这几乎将电流通道分为了两半，从而大降低了电感。这种变化了的结构将电感降低了四分之一。

总之，高 di/dt 负载需要仔细考虑旁路问题以保持电源动态稳压。表面贴装电容需要非常靠近负载以最小化其互连电感。电容具有可能避免大量去耦的寄生电感。降低这一寄生电感的并联电容是有效的，但互连和互感减弱了这一效果。使用具有更短电流通道的电容也是有效的。这可以用体积较小的部件或具有交流端接(其使用了更短的尺寸用于电流)的部件来实施。

为了讨论方便，图1 显示了电源系统的P-SPICE 模型。本图由补偿电路电源、调制器(G1)和输出电容器组成。内部还包括互连电感、旁路电容负载模型、DC 负载和步进负载。

首先，你需要决定是将电源和负载看作一个个单独的“黑匣子”，还是把问题当作一个完整的电源系统设计来处理。如果使用系统级方法，你可以利用负载旁路电容来降低电源输出电容，从而节约系统成本。如果使用“黑匣子”方法，你要单独测试电源和负载。不管使用哪种方法，你都要知道负载需要多大的旁路电容。首先，估计电源和负载之间的互连电感和电阻的大小。这种互连阻抗(LINTERCONNECT) 形成一个旁路电容器 (CBYPASS) 低通滤波器。我们假设电源输出阻抗较低。利用该低通滤波器的特性阻抗 (ZO)、负载步进值 (ISTEP) 和允许电压波动(dV)，建立旁路滤波器要求

有趣的是，所需电容大小与负载电流的平方除以允许扰动的平方有关，因此要仔细计算这两个值。互连电感的范围从并列电源的几十nH，到远距放臵电源的数百nHs。一条较为有效的经验法则是，每英寸增加15 nH左右的互连电感。负载步进为10 安培且允许扰动为30mV 时，旁路要求范围为5nH 的500 uF 到500 nH 的50 mF。另外，这种滤波器还降低了电源的负载电流上升速率。如果无损滤波器由一个电流方波激励，则电感电流为正弦。通过对方程式4-7 中的电流波形求微分，可以计算得到上升速率。

图 2 对小和大互连电感的负载瞬态期间的输出电压变化模拟情况进行了比较。小电感响应快速渐次减弱，而大电感则并非如此，花费了较长的时间才稳定下来。这是由于特性阻抗更高以及谐振频率更低。另外，如果负载电流在该谐振频率有规律地跳动，则会出现极宽且具破坏性的电压变化。 总之，高di/dt 负载要求小心谨慎地进行旁路设计，以保持电源动态调节能力。在负载和旁路电容器以及旁路电容器和负载之间，必须使用低电感互连。系统级方法可实现一种成本最低的解决方案。为了系统测试方便，许多系统工程师都忽略了这种通过降低电源电容实现成本节省的解决方案。