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那帮忙看看吧

module divider50m(inclk,outclk);
input inclk ;
output outclk;
reg outclk;
reg [25:0] count;
always @ (posedge inclk)
begin
if(count==49999999)
count<=0;
else
count<=count+1;
end
always @ (count)
begin
if(count==49999999)
outclk<=1;
else
outclk<=0;
end
endmodule

刚才发给你的就是我整个输入的代码呀？其他的没输过唉

还是Failed

这些是什么意思啊？

为了检查错误，是在另外一个文件下重新建了一个，编译也没问题成功吗？

那问什么我不行啊？