ALTPLL是FPGA的嵌入式锁相环,可以进行分频和倍频作用。
第一步,建立项目。此后略过N多步骤。
看看又多少资源。
打开TOOLS找到相应位置。 点进去。
locked为高时,表明PLL输出稳定。
然后点击FINSH就好了。
写完以后就得写测试激励, 好啦,就这样吧。
水平有限,随便写写将就吧。
已经设置好了联合仿真的路径,按照相应的指示完成吧
如图所示,我采用的是50MHZ,分频为10MHZ。好啦,结束了。
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