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请教个 FPGA综合信号被优化的问题。

菜鸟
2015-01-26 12:19:59     打赏

          小弟用Xilinx 的ISE,代码中有段内容如下;

parameter Step=10;         //定义参数

reg  [15:0]   Accum ;

always @(posedge clk) begin
      if(!Rst_n) begin                            //初始化赋值
           Accum <=100
     end
     else begin
          Accum <= Accum  + 10;
     end     
end

问题:因为后面需要对Accum比较大小,但是,Accumulate[0]始终为0,综合的时候会被优化掉,加了(*keep=‘true'*) 仍然会被优化掉,所以造成 另外一个 累加寄存器 和 Accum 的 比较 的无法工作。

请问大家有没有办法解决一下?




关键词: FGPA 信号优化    

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