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[经验]巧用AltiumDesignerSCH导出FPGA引脚分配

助工
2021-02-18 17:44:14    评分

过去蛋疼的手动一个个分配FPGA的引脚,最近才发现自己是多么的可笑!!!Altium Desiger必然能输出引脚分配的网表啊,那岂不是只要导出顶层FPGA电路的Netlist,就可以得到FPGA IO的引脚分配????

事实上的确如此!!!如下图所示:


在Design→Neetlist for Document→Verilog File就能导出当前文件的引脚分配,当然导出其他文件也一样。。。另外,VHDL当然也是可以的,其他方式大家去尝试吧!!!

这里Bingo通过导出时钟与IO模块的Verilog File的Netlist,如下图所示:






前面是每一个Module的IO Netlist模块,我们只需要将映射的IO,修改成标准的TCL语句,就可以在Quartus II或者ISE中使用了。这里以Quartus II TCL格式的引脚分配为例,通过相关映射的修改,格式化,得到以下FPGA的引脚分配:


相对于人工分配IO而言,真的不知道是方便了多少倍。。。。。。。。。。。。况且BGA在Layout的时候,为了布局布线方便,并没有按照原理图来分配引脚。。。。。

另外,有软件能力的人可以尝试写一下软件,直接将Altium Designer 导出的Netlist,转换成TCL,这也不是不可能!!!!!!!!!!!





关键词: 巧用     Altium     Designer     导出FPGA    

助工
2021-02-18 17:46:37    评分
2楼

果断收藏


工程师
2021-02-18 17:57:18    评分
3楼

感谢楼主分享


工程师
2021-02-19 00:00:45    评分
4楼

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工程师
2021-02-19 18:51:51    评分
5楼

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