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如下代码所示，在verilog代码中，无复位寄存器是没有复位信号的。在12mn、7mn、5mn工艺中，同类型的标准cell，无复位cell比有复位cell面积约小20%左右。因此，在很多芯片设计中，为了减少面积和功耗，通常会大规模使用无复位寄存器。

always@(posedge clk)  
    if(!rstn) begin      
        vld_out <= 1'b0 ;  
    end else begin      
        vld_out <= vld_in ;  
    end
//无复位寄存器写法
always@(posedge clk)    
    if(vld_in) begin      
        data_out <=data_in ;   
    end
//同步复位寄存器写法
always@(posedge clk)    
    if(!rstn) begin      
        data_out <= 'b0   ;    
    end else if(vld_in) begin      
        data_out <=  data_in ;  
    end

2、无复位寄存器的麻烦

虽然无复位寄存器能够节省面积和降低功耗，但是因为无确定的初始值，因此经常会带来很多麻烦，特别是仿真过程中开启X态传播编译选项后，通常会出现各种各样的问题。例如，X态相互反馈，造成一直没有确定值。因此，使用无复位寄存器对设计人员提出了更高的要求。

下面，给大家讲2个简单但特别高效的方法。

3、控制信号不要使用无复位寄存器

例如，有不符合预期的统计和中断等，更严重的是关键状态机状态错乱。像data信号可以使用无复位写法。

//推荐写法
always@(posedge clk)  
    if(!rstn) begin    
        vld_out <= 1'b0 ;  
    end else begin    
        vld_out <= vld_in ;  
    end
//不推荐写法
always@(posedge clk)    
    vld_out <= vld_in ;

在和其他模块对接的信号上做好X态隔离，不使用clk-gating形式的写法。特别是在IP自身是异步复位设计，而自研代码是无复位设计占比居多的情况，一定要注意X态隔离。

如下代码所示，虽然推荐写法没有clk-gating，翻转功耗上略微大一些，但在关键的位置（子系统模块接口，IP接口）还是值得这么设计的。推荐写法中，vld_in为0时，data_out赋值为全0，保证了data_out的确定状态。

请注意：在子系统/模块数据入口和数据出口，都建议做X态隔离，但在内部模块的尽量避免这类写法。

//不推荐写法--没有x态隔离
always@(posedge clk)   
    if(vld_in) begin     
        data_out <=data_in ;   
    end
//推荐写法--已做x态隔离
always@(posedge clk)   
    if(vld_in) begin      
        data_out <=data_in ;   
    end else begin       
        data_out <= ’b0 ;
    end