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请教FPGA高速设计的问题

菜鸟
2005-09-06 21:00:44     打赏
我用Altera Flex10k做的设计,Timing Anlayzer告诉我最高 时钟只能上到38M, 请教诸位大侠,如果我想进一步提高钟频,应该如何从 哪些方面修改设计?不太清楚限制最高钟频的是什么, 是触发器的翻转速度,还是连线延迟还是什么别的???



关键词: 请教     高速     设计     问题    

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