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Re: verilog综合后无法仿真的问题

菜鸟
2005-09-06 21:06:26     打赏

直接做后仿真(时序仿真)吧,别作综合后仿真了,没什么用处,现在综合工具牛的很。
多读一下www.xilinx.com上的文档,找一找 post time simulation + modelsim的文档。
写的很详细的。




关键词: verilog     综合     无法     真的     问题    

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