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带来无可比拟的价值、灵活性和效率

全新静态时序分析引擎和扩展的第三方支持
使得设计人员能达致时序收敛要求和实现更高性能

Actel公司宣布推出最新的Libero集成设计环境 (IDE) 6.2 版本，集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列 (FPGA) 设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2 一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。

在这个Libero版本中，Actel和Mentor进一步合作，把Mentor Graphics的世界级ModelSim AE仿真作为Libero“Gold”套装的重要组成部分，Libero Gold套装现可免费提供给Actel的所有客户。此外，Libero 6.2 IDE也包括Synplicity的增强综合功能和Magma Design Automation的物理综合性能。现时，Libero更可运行于Linux和Solaris平台上。

Actel反熔丝产品和工具市务总监Saloni Howard-Sarin称：“Actel将自行开发的工具和第三方EDA解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本Libero IDE包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”

SmartTime静态时序分析引擎

SmartTime是由Actel开发功能强大的新型多可视 (multi view) 产品，旨在协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。SmartTime Constraints Editor的视见功能可让用户表列、编辑和建立精确的时序约束。它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。另一个可视产品SmartTime Analyzer允许设计人员对每一个时钟域执行最小和最大的时序分析，并提供时钟域之间的分析能力。该工具能让设计人员快速跟踪违犯时序的路径，从而简化整个分析过程。设计人员可在违犯路径上直接设定特定的时序约束，以加强或放松有关需求，及快速进行时序收敛迭代。关于SmartTime和Libero IDE 6.2版本的更多信息，可登入网站http://www.actel.com查询。

Actel和Mentor提供无可比拟的价值

Mentor Graphics的ModelSim是以Windows为基础的一级仿真器，适用于VHDL、Verilog或混合语言仿真环境。这种集成式ModelSim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限地提供给Actel的所有客户。

Mentor Graphics的ModelSim产品市务总监John Lenyo称：“在Libero 6.2集成设计环境中结合我们世界级的ModelSim解决方案，Actel成功为客户带来无前所未有的价值。通過ModelSim直观的图形用户界面，Actel的客户可以迅速上手，简易地察看和存取糅合了高性能和易用性的强大功能。”

更强的第三方工具支持

Synplicity领导业界的Synplify FPGA综合软件提供了一项崭新功能，可向前注释Synopsys Design Constraints (SDC) 和物理约束，使Libero 6.2 IDE自动输入用户定义的约束，然后进行管理、跟踪，并转送到设计实现，让设计人员迅速地完成时序收敛。此外，该软件现在还包括关键路径再综合，能提高以Actel Axcelerator系列FPGA为基础设计的结果质量 (QoR)。

Synplicity的FPGA产品市务总监Jeff Garrison称：“在过去几年，我们一直与Actel维持着异常良好的关系，而且对于能为双方客户提供精益求精的工具以提高其产量和结果质量的成绩，我们感到引以自豪。作为Libero IDE的重要组件，Synplify软件将为我们的共同客户带来信心，把Axcelerator等先进FPGA性能推向更高的同时，依然可以从容地实现其产品上市时间目标。”

Magma Design Automation的PALACE物理综合软件现也支持Actel的Axcelerator系列产品。全自动的PALACE软件具备多种先进技术，包括多时钟再定时、特殊结构映射、约束驱动和位置导引优化等。

Magma Design Automation市务总监Behrooz Zahiri称：“我们的全自动PALACE软件工具较市场上其它PLD合成工具，速度性能至少高出一个级别。利用我们的PALACE工具加上以Actel Axcelerator为基础的设计，设计人员预料可最少将速度提高10%，可让用户大幅提高性能或转用较低速度级别的器件以节省成本，但同时能满足性能要求。”

供货

Actel的Libero 6.2 IDE备有运行于Windows和Unix平台的Platinum版本，也有只运行于Windows平台的Gold版本 (客户免费)。所有版本均提供一年期可更新的使用权证。要了解更多价格和供货的信息，请联络Actel。

关于Libero集成设计环境

Actel的Libero 6.2 IDE集成了来自EDA伙伴最卓越先进的设计工具，包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司，以及由Actel定制开发的工具，集成至单一FPGA开发套装中。Libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将高级VHDL或Verilog HDL语言模块与原理图模块混合起来。