EEPW论坛

Spartan-3E显示器解决方案板增强显示器图像质量和色彩设置

求助一下quartus的设置问题，端口名称字体挤到一起了 【FPGA/CPLD】

RAM—based shift register如何设置 【FPGA/CPLD】

【时序约束】关于设置FALSE PATH 【FPGA/CPLD】

界面设置问题求助 【FPGA/CPLD】

请问各位，串口通信中波特率发生模块计数器设置，若为9600传输速率 是不是设置成 系统时钟/9600*2 呢？ 【FPGA/CPLD】

DSP中断设置简明教程 【DSP系统】

Fdatool进行Simulink仿真正确设置 【DSP系统】

DSP中断设置简明教程 【DSP系统】

5509A扩展外部存储器SDRAM时对GPIO0引脚的设置 【DSP系统】

XC4VLX25 输入输出如何设置使用差分形式 【FPGA/CPLD】

XILINX SERDES SI仿真时发送侧抖动的设置 【FPGA/CPLD】

NIOS IDE 断点设置问题 【FPGA/CPLD】

【设计手册】Stratix IV器件ATLGX收发器设置指南(ALTGX Transceiver Setup Guide for Stratix IV Devi 【FPGA/CPLD】

【应用笔记】AN432:在Stratix II和HardCopy II中使用不同的PLL设置(AN 432: Using Different PLL Setti 【FPGA/CPLD】

【应用笔记】在Quartus II软件中实现Stratix III可编程I/O延时设置(Implementing Stratix III Programmabl 【FPGA/CPLD】

【应用笔记】在Stratix III器件中对信号完整性进行I/O设置的影响(Impact of I/O Settings on Signal Integrity 【FPGA/CPLD】

求助：CCS环境设置出问题 【DSP系统】

[精华] SOPC设置的IO口是下降沿中断输入方式，为什么会把外部信号拉低呢？ 【FPGA/CPLD】

Linux下PDU通信的设置非阻塞模式 【DSP系统】

常用行业软件License设置方法（转） 【FPGA/CPLD】

向论坛求助，关于FPGA设置DDS 【FPGA/CPLD】

如何设置结温？ 【FPGA/CPLD】

ccs编程入门 主要是设置方面 【DSP系统】

modelsim时序仿真apply to region处怎么设置？ 【FPGA/CPLD】

chipscope中如何保存设置 【FPGA/CPLD】

DSP2812串口设置及中断服务之C++程序 【DSP系统】

利用GEL语言对DSP初始化设置 【DSP系统】

骏龙科技文章：Quartus II中上拉电阻的设置方法 【FPGA/CPLD】

请问CCS的反汇编窗口的设置 【DSP系统】

[求助]寻求DSP2812底层设置的高手 【DSP系统】

求助：关于如何设置定时器 【DSP系统】