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今日说“法”：TimeQuest约束外设之诡异的CreateGeneratedClocks 【FPGA/CPLD】

FPGA零基础学习：IPCORE之FIFO设计 【FPGA/CPLD】

FPGA零基础学习：IPCORE之RAM设计 【FPGA/CPLD】

FPGA零基础学习：IPCORE之ROM设计 【FPGA/CPLD】

Vivado使用进阶：读懂用好TimingReport 【FPGA/CPLD】

今日说“法”：如何防止reg、wire型信号在使用逻辑分析仪时被优化 【FPGA/CPLD】

IPCORE之FIFO设计-ISE操作工具 【FPGA/CPLD】

IPCORE之RAM设计-ISE操作工具 【FPGA/CPLD】

IPCORE之ROM设计-ISE操作工具 【FPGA/CPLD】

IPCORE之PLL-ISE操作工具 【FPGA/CPLD】

EFEC7 IP核(EFEC7 IP Core) 【FPGA/CPLD】

放一些我 iCore2 ARM / FPGA 双核心板的资料,独家资料 高清大图 【FPGA/CPLD】

浅谈PCIExpress体系结构.rar 【FPGA/CPLD】

[精华] 时钟切换电路(clockswitchingglitchfree) 【FPGA/CPLD】

FPGA那些事儿--Modelsim仿真技巧REV2.0.pdf 【FPGA/CPLD】

FPGA设计：关于ReportQoRAssessment命令的使用

基于FPGA器件和Libem开发环境实现SpaeeWireCodec接收端的时序设计

基于CPLD芯片实现专用键盘芯片KB-CORE的功能设计方案

基于EM-AT91SAM3U开发板Touchscreen开发完成了，与大家分享 【FPGA/CPLD】

转发“Verilog HDL高级数字设计(第2版)(英文版)_[M D.Ciletti 著][Prentice Hall][2010][984页]” 【FPGA/CPLD】

放一些我 iCore2 ARM / FPGA 双核心板的资料,独家资料 高清大图 【FPGA/CPLD】

RAM—based shift register如何设置 【FPGA/CPLD】

zynq_devicetree 【FPGA/CPLD】

zynq_devicetree 【FPGA/CPLD】

Xilinx和IBM采用最新PCI Express标准 【FPGA/CPLD】

Linux Kernel核心中文手册 Hardware Basic( 硬件基础知识 【FPGA/CPLD】

real-time mode出错，请教高手！ 【DSP系统】

MODELSIM仿真提示already declared in this scope 【FPGA/CPLD】

用synplify综合Xilinx的core后为什么在Technology view中看不到相应的模块？ 【FPGA/CPLD】

RE:AFE5805芯片配置 【FPGA/CPLD】

使用SecureCRT连接BB-Black上网 【DSP系统】

由于需要调用eXpressDSP-compliant运算功能，需要多少额外的运行时间开销 【DSP系统】

调用shift register用来延时问题 【FPGA/CPLD】

verilog存储器类型变量，占用资源较多 reg [22:0] rom_base_10Hz [0:laser_out_time_table-1]; 【FPGA/CPLD】

reg [29:0] rom_10Hz_jingpin [0:99];类型的存贮器用for循环初始化的问题 【FPGA/CPLD】

#芝麻开门#fpga中reg [29:0] rom_10Hz_jingpin [0:99];类型的存贮器用for循环初始化的问题 【FPGA/CPLD】

凹凸电子的笔试题目-Linux Software Engineer 【DSP系统】

关于Debug和Release之本质区别的讨论（zz） 【DSP系统】

ccs 3.3 如何使用realtime mode 使变量能够实时更新 【DSP系统】

请教一下，用altium designer 10怎样正确使用research功能？ 【FPGA/CPLD】