EEPW论坛

我还想说一句，看过很多论坛，看过很多帖子，都是在讲一些原理性的东西，碰到程序什么的，都说是不方便给的，其实想想也是，这些都是个人的结晶，我们这些菜鸟本就不应去强求的。。。可是这样真的苦了我们这些菜鸟了，所以看到这个帖子，本人还是忍不住的留了两条言，发自肺腑的向楼主表示感谢，也很希望能和楼主交个朋友，有机会可以探讨一下，不知道有没有这个荣幸啊？

我要个毕业设计，基于FPGA的数字通信系统位同步电路的设计，你们有这方面的资料吗？发份给我，十分感谢！邮箱：xuesong1112.good@163.com   

非常感谢，好东西啊~~~

//我来试一试怎么个发帖发。

//一个简单的功能，外部信号发生翻转时，发送一个脉冲出来，翻转脉冲宽度和分频后的时钟宽度相同

module fenpin ( clk ,rst , a ,b  );


input            clk ;
wire            clk ;
input            rst ;      
input            a ;
wire            a ;


output            b ;
reg            b ;


reg        [31:0]    cnt= 0 ;
reg             clkout ;
always @ ( posedge clk or negedge rst )
    begin 
        if ( rst == 1'b0 )
            cnt <= 0 ;
        else  if ( a==1'b1 ) begin
            if ( cnt >= 32'd0 && cnt <= 32'd30 ) begin
cnt <= cnt + 1'b1;
            b <= 0 ;
end
            else if(cnt >= 32'd31 )begin
cnt <= cnt + 1'b1;
            b <= 1 ;
end
            else if(cnt>=60)begin
b <= 1'b0 ;
               cnt <= 0 ;
            end
        end
    end
endmodule