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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » 信号release是一个什么状态？

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信号release是一个什么状态？

becoll
工程师
2009-10-27 15:41:22     打赏
有些接口协议要求某些信号在某个状态release掉，请问这种release通常是什么状态？是全部赋成低电平吗？
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关键词： 信号     release     一个     什么     状态    

Jason_Zhang
高工
2009-10-27 19:20:41     打赏
2楼
你的release不是指verilog中的force/release语句吧？

猜你的意思，release的话，赋个高阻就可以了。

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becoll
工程师
2009-10-27 21:48:11     打赏
3楼
不是指语言。在一些接口协议中，对某些信号有assert、negate和release几种操作，我指的是这个

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Jason_Zhang
高工
2009-10-28 13:54:59     打赏
4楼
这样的话，赋值高阻就可以了，就与总线断开，也就是release

评论
becoll
工程师
2009-10-28 16:16:55     打赏
5楼

谢谢！


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风语者
助工
2009-10-29 09:07:55     打赏
6楼
又学到了新知识

评论
271303204
助工
2009-10-29 13:32:15     打赏
7楼
呵呵，学习了

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