一般找不到100M或200M的晶振,高频晶振通过管脚输入质量也不好。
所以都是用低频时钟过DCM产生的。
可以参考Xilinx或Altera的DDRII的板子的设计

21楼


请教一下,ddr2的MIG如果不使用DCM是不是必须提供DDR2的控制器的四个时钟信号,我记得有175MHz,90°相位的175MHz,还有一个200MHz的;是通过V5板上系统时钟100MHz提供的,再经过两级DCM级联得到175的不同相位的时钟和一个350MHz的时钟,还有第一级的200MHz,然后作为DDR2控制器的时钟输入。
input clk0,
input clk90,
input clkdiv0,
这三个时钟的功能能解释一下吗?有点盲目,因为是在别人设计初始化完成下继续设计接口的,但是读写不正确就只好对原来的初始化设计进行研究,谢谢!
不管输入的时钟频率多高,都可以完成初始化的吧?我现在理解应该是这样的,但是我原来在别人基础上设计一个接口(读写错误,只好把原来的设计进行检查),就局限于原来的设计了,当然刚开始也不明白!
但是要求设计的存储的数据只有50MHz,所以刚开始在原来设计的175MHz的输入时钟下进行调试,还没有考虑到不同时钟下的转换。现在看来应该可以根据设计来改变输入的时钟频率了,是不是这样子?
Interface Parameters :
Frequency : 300
Data Width : 72
Depth : 1
Row Address : 14
Column Address : 10
Bank Address : 2
Data Mask : 1
ECC : ECC Disabled
对于DCM内部提供的,也就是只需要提供一个200MHz的时钟和操作时钟吧?
input clk0,
input clk90,
input clkdiv0,
这三个时钟的功能能解释一下吗?有点盲目,因为是在别人设计初始化完成下继续设计接口的,但是读写不正确就只好对原来的初始化设计进行研究,谢谢!
不管输入的时钟频率多高,都可以完成初始化的吧?我现在理解应该是这样的,但是我原来在别人基础上设计一个接口(读写错误,只好把原来的设计进行检查),就局限于原来的设计了,当然刚开始也不明白!
但是要求设计的存储的数据只有50MHz,所以刚开始在原来设计的175MHz的输入时钟下进行调试,还没有考虑到不同时钟下的转换。现在看来应该可以根据设计来改变输入的时钟频率了,是不是这样子?
Interface Parameters :
Frequency : 300
Data Width : 72
Depth : 1
Row Address : 14
Column Address : 10
Bank Address : 2
Data Mask : 1
ECC : ECC Disabled
对于DCM内部提供的,也就是只需要提供一个200MHz的时钟和操作时钟吧?