网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 企业专区 » Xilinx » 如何连接待测试模块的内部信号到ILA观察？

共11条 1/2 1 2 › 跳转至页

如何连接待测试模块的内部信号到ILA观察？

becoll
工程师
2010-05-05 16:31:12     打赏

我用CORE Generator的方式分别生成了ICON、VIO和ILA三个核，如下图所示：

右下角蓝色的A模块是我打算在线调试的模块。现在我想用VIO核提供A模块的端口信号，而用ILA核来观察A模块的内部信号。

我的理解是：新建一个顶层测试文件，分别例化ICON、VIO、ILA三个核和待测试的模块A，然后作必要的信号映射。然而通过例化，对外可见的只有模块A的端口信号，我怎样才能将模块A的内部信号连接到ILA核进行观察呢？

 

回复
收藏
0



关键词： 如何     接待     测试     模块     内部     信号     观察    

becoll
工程师
2010-05-05 16:41:47     打赏
2楼

以前用chipscope都是用Core Inserter的方式插入chipscope核的，可以通过下图所示的图形界面直接连接待观察的内部信号，现在想用VIO核，而VIO核不支持Core Inserter的方式，所以只好用CORE Generator的方式了，而这种方式需要自己修改HDL代码建立连接关系，所以就不知道怎样去连接待观察的内部信号了，向用过该方式的高手求助！！



评论
Jason_Zhang
高工
2010-05-05 19:15:57     打赏
3楼

你把ICO、VIO和ILA实例化到A模块中，至少我之前都是这么做的


评论
becoll
工程师
2010-05-05 19:35:27     打赏
4楼
谢谢！
我没这么用过，所以有点怀疑。
假设A模块有个输入是复位信号——nRST，我想将它设为VIO，例化的VIO核中信号ASYNC_OUT和它对应，那么我的A文件中应该添加如下语句：

nRST<=ASYNC_OUT; (VHDL)或
assign  nRST=ASYNC_OUT; (Verilog)
而nRST本身就是A模块的输入信号，所以我感觉在A模块中加上上面的语句有点不合适

我先试试看有没有问题吧，谢谢解答~


评论
Jason_Zhang
高工
2010-05-05 23:06:13     打赏
5楼
VIO我没用过。
这样的话，就要把nRst先从端口去了才行吧

评论
becoll
工程师
2010-05-06 17:02:25     打赏
6楼
这样子确实可以，谢谢！
还想请教一下：用这种core generator的方式如何将ila中信号的重命名、进制显示方式等设置保存下来啊？每次重新设置挺麻烦的，没发现怎样存cdc文件，不知怎样操作？

评论
Jason_Zhang
高工
2010-05-06 19:21:16     打赏
7楼

在Analizer中可以直接保存啊


评论
becoll
工程师
2010-05-07 09:31:05     打赏
8楼
不太明白，你是指下图所示的窗口吗？

用core insertor 方式使用chipscope时会自动产生一个cdc文件，使用analyser时直接将这个cdc文件import进来就行了，不知道你所说的直接存是存一个什么文件？是工程文件.prj么还是上图中所示的某种文件？
谢谢！

评论
Jason_Zhang
高工
2010-05-07 10:24:32     打赏
9楼

在ChipScope Pro Analyzer中，File ---> save，保存为cpj格式就可以了


评论
becoll
工程师
2010-05-07 20:15:35     打赏
10楼
多谢啊！受核插入法的影响，头脑没转过弯来，呵呵！

评论
共11条 1/2 1 2 › 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]
-

嵌入式开发

STM32

MCU

FPGA

软件与操作系统

RISC-V

国产MCU

-

综合技术

-

DIY与开源设计

-

行业应用

-

活动中心

-

高校专区

-

休闲专区

-

企业专区

-

论坛服务

—
—
—
版
块
导
航