我是看了VHDL中有在组合逻辑中那么写“<=”的。以后不会了。呵呵。
首先，我第二种写法（clk or reset ）的这种，仿真时并不是没加激励信号。加了，仿真通过了。
其次，第一种写法（counter or reset or data ）这种写法，仿真时也加激励信号了，不过只加了clk的，然后没通过。我不明白的是：是不是要在testbench中，也加入counter和data的激励信号，才能通过啊？
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