下面是数字钟的要求,大牛们就不用看这种入门级的程序了,适合于FPGA或Verilog的初学者!
数字钟
要求:
1.输入10HZ的时钟;(提示:对已有kHz频率时钟进行分频)
2.能显示时、分、秒,24小时制;
4.时和分有校正功能;即能修改时、分的值。
5.可以整点报时,喇叭响两秒;
6.可设定夜间某个时段不报时;
注意:硬件资源的节约,否则器件内资源会枯竭。
包括:设计方案,verilog程序与仿真结果
下面是程序,回复可见!
——回复可见内容——
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