【白皮书】采用一组RTL以及综合/时序约束完成功能等价的FPGA和ASIC
电子系统设计人员使用FPGA 来实现他们的原型开发，利用器件的可编程能力验证硬件和软件。一旦设计准备好进行量产时，设计人员寻找某类ASIC 以达到功耗、性能和成本目标，特别是，能够提供硬件平台和工具包的ASIC，支持目前采用了FPGA 的设计，可以使用相同的I/O、存储器资源和IP。依据这些标准，设计人员降低了ASIC 设计出现功能或者时序错误的风险。本文讨论Altera HardCopy ASIC 的发展、体系结构和功能，它作为封装和引脚兼容FPGA 匹配器件，非常适合实现设计量产。详见wp-01095-rtl-synthesis-timing_CN.pdf。
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