EEPW论坛

嗯，是这样的，因为系统中用到了多个时钟，而我用的芯片一个锁相环最多支持5个输出，所以在设计中我需要用到两个PLL，而这两个PLL是共享同一个时钟源GCLK的。但是在编译的时候Quartusii9.1报warning，说Warning: The parameters of the PLL process:u8|pll_IQ:pll_IQ_inst|altpll:altpll_component|pll_IQ_altpll:auto_generated|pll1 and the PLL usb_ctrl:u11|pll_FIFO:pll_FIFO_inst|altpll: altpll_component|pll_FIFO_altpll2:auto_generated|pll1 do not have the same values - hence these PLLs cannot be merged。简化下，就是 The parameters of the PLL <name> and the PLL <name> do not have the same values - hence these PLLs cannot be merged。翻译过来就是说PLL1和PLL2它们的值不一样，因此这些PLL不能被合并。 Quartus的help上说不需要有什么动作。是不是就是说Quartus在综合的时候辨认出这里是需要两个锁相环的，不能用一个。这个warning我需要关心吗？还是说我就不用管它呢。