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DDR中地址信号和数据信号是个什么时序关系？

happysheep
助工
2012-05-02 20:20:43     打赏
如题。我看到的时序图上都是，先来一个地址信号，紧接着来好几个数据信号。可是就我的理解，应该一个地址就只能存放一个数据吧。这一次连续好几个是怎么回事啊？难道是说DDR中的地址会自动加一。不是很理解，有没有人知道啊
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关键词： 地址     信号     数据     是个     什么     时序     关系    

happysheep
助工
2012-05-02 20:52:08     打赏
2楼
刚刚看到，原来BL讲的就是我这个问题。那么还想请问一下，这个BL是怎么设置成2、4、8的呢？是DQS的关系吗？

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51FPGA
高工
2012-05-05 17:49:33     打赏
3楼

这种是DDR的突发读写模式，可以通过模式寄存器配置2、4、8长度的突发操作。上传一个有关DDR操作的文档，可以详细看看！
深入了解内存.pdf


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antonine
高工
2012-05-06 18:49:19     打赏
4楼
分清ＤＤＲ 与SRAM的不一样哦

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