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Verilog中有这个语法吗？

baijunyan
助工
2012-06-24 13:03:46     打赏

看一个Verilog写的例程，有下面这样一句：
rd0[nd_i*MEMORY_WIDTH+:MEMORY_WIDTH]
没看明白这是什么意思，求大神帮忙解释一下。。

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关键词： Verilog     中有     这个     语法    

lidonglei1
高工
2012-06-24 16:49:44     打赏
2楼
rd0这东西（寄存器或线）的“多少位”到（：）“多少位” 我是这么理解的

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枯藤
菜鸟
2013-04-24 18:32:27     打赏
3楼
有！！这种定义方法是verilog2001上面刚加上去的，意思是rd0的最高位是MEMORY_WIDTH加上nd_i乘MEMORY_WIDTH，最低位是MEMORY_WIDTH  比如：parameter MEMORY_WIDTH=5; reg [+8:MEMORY_WIDTH]  等同于 reg [13:8] 但是里面的只能是常数 不可以世变量  不知道这样解释可以不？

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baijunyan
助工
2013-04-27 10:57:33     打赏
4楼
意思就是和C语言里的“+=”用法相似的，是吧？比如：a+=b就是a=a+b这样子？

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zzh8228
菜鸟
2013-05-06 21:32:13     打赏
5楼
好像是二楼说的那样，俺也是这么理解的

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zxopenljx
高工
2020-04-22 15:11:42     打赏
6楼

学习


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