正在学习fpga,关于加法器进位链有些疑问,调用加法器的IP核是使用了进位链的,自己写的加法器布局布线后就没有使用进位链,这是为什么啊,怎么设计加法器才能使用slice中的进位链呢,求助。。
估计是你写的加法器被编译器综合掉了!想办法引入一些动态的接口来扰乱编译器!