EEPW论坛

 基础篇

CPLD/FPGA基础知识普及

1.1初识CPLD/FPGA

1.2CPLD/FPGA基本结构

1.3 CPLD/FPGA设计流程

硬件描述语言Verilog HDL基础

2.1硬件描述语言Verilog HDL简介

2.2硬件描述语言Verilog HDL学习方法

2.3简单testbench编写

2.4Verilog HDL代码规范

CPLD/FPGA常用开发工具

3.1Quartus II软件使用

3.2Modelsim软件使用

数字电路基础

4.1组合逻辑电路

4.2时序逻辑电路

4.3状态机设计

CPLD/FPGA硬件电路设计

5.1 CPLD/FPGA开发套件简介

5.2CPLD/FPGA最小系统电路设计

5.3CPLD/FPGA外围电路设计

入门篇

CPLD/FPGA入门实验

6.1 LED篇

6.2数码管篇

6.3按键篇

6.4蜂鸣器篇

6.5液晶篇

6.6串口篇

6.7 VGA篇

6.8 PS2篇

6.9温度传感器篇

6.10时钟芯片篇

6.11 EEPROM篇

进阶篇

IP核使用

7.1PLL使用

7.2FIFO使用

7.3RAM使用

CPLD/FPGA综合实验

8.1 数字时钟数码管显示

8.2数字时钟LCD1602显示

8.3交通灯实验

高级篇

同步电路设计

乒乓操作

串并转换

流水线设计

FPGA设计中跨时钟域的异步处理

时序分析及约束

视频教程将于6月29日开始更新，目前计划每周更新一集，希望和大家一起共同提高！