实验概要：完成功能：通过数码管显示时钟和利用按键实现时间的调节，按下第一个按键 选择功能键然后有两个是数值“+”一个按键是数值“-”从而实现时间的调节。如果没有按下第一个键的时候，按其他两个键是无效。只有按下第一个键的时候才起作用。当功能键按下4次后时间会走。
关注这个CPLD的DIY很久了，以前学过的51，F0411，CC2533，STM32等都是C语言编程，虽说有一定的编程基础，但Verilog HDL是初次接触，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。自己的方向是高速数据采集，也想为以后的FPGA学习打下基础。希望我能从这次活动中有所收获。
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