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举个典型的例子吧，首先我不建议你在bar0空间里放数据，太浪费，bar0空间就放一些控制用的寄存器吧，相对数据而言，没多少的。

对FPGA地址的读写，假设FPG**内你设计了一个地址查找表，某寄存器byte地址为0x000055aa，那么你在PC端往bar0基址+0x000055aa写一个byte数0x1，那么这个寄存器的值就是0x1。

对大段的数据而言，你在内存中开辟一段存储空间，比如0xcc000000~0xdd000000,然后在FPGA里头做一个DMA控制器，通过PC往FPGA的寄存器里写DMA起始地址0xcc000000和dma的长度**x，然后你做的这个DMA控制器开始向PCIE IP发送读请求，读地址是0xcc000000+不停累加的偏址，当读到指定长度后，DMA控制器停止工作，并且发一个中断给PC。
上面这个是常用的方法

如果你直接在BAR空间里头写，那你写的时候，这些数据已经被发送下来了

楼上的两位高手，我之前是搞SDH光通信网络产品的FPGA设计，现在换工作来搞IT了，对计算机系统不是很懂，对PCIe协议阅读后，虽然之前有一两年的经验，但还是有一两点设计担忧，给我留个QQ号，我加你好好指教我一下哈

刚没看见回复，看了你们的回复，没问题了

不错，问的有水平，答得很明白，学习

SDH不是也得接SERDES或者phy到FPGA么，另一头是和谁通信的？原理应该是一样的

学习中

不是，协议规定PCIE设备最多有6个BAR，也就是说允许处理器为这个设备分配6段连续的存储空间。这样可以避免单一设备占用很大的存储空间，不利于内存利用。另外也便于下位机进行地址转换。一般是Bar0有类型0的CSR信息，Bar1放IO信息，BAR2，BAR3是基于查找表的地址配置，即给偏址，BAR4、5是直接地址，即给出来的地址为下面实际的地址。

不过如果是自己做，图简单的话，只用BAR0就可以了

在单个BAR里头，处理器分配的内存实际上是到根节点存储空间的映射。对PC系统来说就是桥片了。以Intel的南北桥结构为例，操作系统将地址，数据打包以后，经过北桥的内存控制器，通过DMA总线发到南桥上。南桥上的root端（根据经验猜测，有一堆128Byte深度缓存），将每个包的数据放入一个独立的缓存中，然后根据这些包的VC号，事务号，以及对应通道的信用值来排列发送顺序。同时向端点汇报自己的信用值（缓存剩余量）。这里对操作系统内存而言，应该是FIFO式的，但是对root而言，应该是类似双口的结构。

我没写过驱动，具体请freefpga指正