注意：verilog中不能调用vhdl的parameter package,即vhdl中定义的parameter 不能被顶层verilog调用
今天在编译一个Verilog文件，其中嵌入了VHDL的模块，其VHDL模块如下：
entity vhdl_module is
generic (
PARA1 : boolean := false; -- boolean型
PARA2 : boolean := false; -- integral型
);
port (
PORT_A: out std_logic;
PORT_B: in std_logic;
);
end vhdl_module;
architecture synth of vhdl_module is
-- 此处省略
end synth;
在Verilog文件中做如下调用：
module top(
clock,
res_n,
test
);
input clock;
input res_n;
output test;
vhdl_module
#(
.PARA1(1),
.PRRA2(1)
)
vhdl_module_ins (
.PORT_A(res_n),
.PORT_B(clock)
);
endmodule
Quartus II 编译后报错：
Error: VHDL type mismatch error at <component_name>.vhd: boolean type does not match integer literal
经查阅后得知，Quartus II在翻译VHDL中的boolean类型是用false和true传递的，而Synplify和ISE却用的是1和0传递的。故在此处会报错，需要改成如下方式：
module top(
clock,
res_n,
test
);
input clock;
input res_n;
output test;
vhdl_module
#(
.PARA1("true"), // 此处修改，若false则填入“false”，需加引号，否则任然会报错！
.PRRA2(1)
)
vhdl_module_ins (
.PORT_A(res_n),
.PORT_B(clock)
);
endmodule
小小技巧，分享给大家。
ps：希望以后不同编译工具能够统一该调用参数的格式。
VHDL调用Verilog模块的时候，要在实例化模块前，加上“verilogmodelGM： ”
VHDL调用verlog：
verilog module：
module m(a,b,c);
input a,b;
output c;
...
endmodule
调用如下：
compoent m
port(
a: in std_logic;
b: in std_logic;
c: out std_logic
);
end compoent
begin
verilogmodelGE: m //我自己实验的不用也可以，用了反而有错误，估计是软件变聪明了~
port map
(...
)
...
end
在VHDL里调用Verilog的话：例化+映射
在Verilog里调用VHDL的话：只要映射
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