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Verilog 编码原则(高手总结)

工程师
2007-11-11 14:00:07     打赏
规则 #1: 建立时序逻辑模型时,采用非阻塞赋值语句。
规则 #2: 建立latch模型时,采用非阻塞赋值语句。
规则 #3: 在always块中建立组合逻辑模型时,采用阻塞赋值语句。
规则 #4: 在一个always块中同时有组合和时序逻辑时时,采用非阻塞赋值语句。
规则 #5: 不要在一个always块中同时采用阻塞和非阻塞赋值语句。
规则 #6: 同一个变量不要在多个always块中赋值。
规则 #7: 调用$strobe系统函数显示用非阻塞赋值语句赋的值。




关键词: Verilog     编码     原则     高手     总结    

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