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电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » verilog怎么编译不过啊?

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verilog怎么编译不过啊?

风语者
助工
2009-02-16 16:43:42     打赏

用CPLD对信号做2次取反，却编译不过。如下：
module demo2(k,exain);
input exain；
reg exa；
output k;
not n1(exa,exain);
not m1(k,exa);
endmodule

为什么编译不过啊？
output or inout port "<gate output>" must be connected to a structural net expression

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关键词： verilog     怎么     编译     不过    

风语者
助工
2009-02-17 09:13:58     打赏
2楼

谢谢Jason Zhang！问题按你那么说解决了！呵呵


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