用CPLD对信号做2次取反，却编译不过。如下：
module demo2(k,exain);
input exain；
reg exa；
output k;
not n1(exa,exain);
not m1(k,exa);
endmodule
为什么编译不过啊？
output or inout port "<gate output>" must be connected to a structural net expression
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