图中的DIORn和DIOWn两个信号的低电平持续时间是用同一个计数器模块来实现的，给的计数器的参数相同（即计数时长相等）。我设置的延时大概是300ns左右，做功能仿真时各段低电平保持时间都满足条件，然而综合实现后烧到FPGA中，用chipscope观察，左边的两段低电平持续时间却只有230ns左右了。按理说加上寄存器、布局布线等延时后低电平的持续期应该大于等于300ns才对啊，怎么会比300ns小呢？！！
是否与综合设置和综合器有关？因为我每综合一次后低电平变短的位置有可能不同了，我用的是ISE自带的综合器
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