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为何延时减少了？

becoll
工程师
2009-12-02 19:33:26     打赏
我做一个接口的时序，用chipscope抓取的图如下：

图中的DIORn和DIOWn两个信号的低电平持续时间是用同一个计数器模块来实现的，给的计数器的参数相同（即计数时长相等）。我设置的延时大概是300ns左右，做功能仿真时各段低电平保持时间都满足条件，然而综合实现后烧到FPGA中，用chipscope观察，左边的两段低电平持续时间却只有230ns左右了。按理说加上寄存器、布局布线等延时后低电平的持续期应该大于等于300ns才对啊，怎么会比300ns小呢？！！
是否与综合设置和综合器有关？因为我每综合一次后低电平变短的位置有可能不同了，我用的是ISE自带的综合器
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关键词： 为何     延时     减少    

Jason_Zhang
高工
2009-12-02 22:15:30     打赏
2楼
没看明白你的图，“长，约300ns”不是指DIORn和DIOWn两个信号的时延吗？怎么都画在上面那个上了

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becoll
工程师
2009-12-03 08:18:17     打赏
3楼
DIORn和DIOWn两个信号分别是读使能和写使能信号，均为低电平有效。根据协议，这两个信号有效时持续时间至少为290ns。图中所示为一系列读写操作，这两个信号有效（低电平）的持续时间我是用相同的计数器模块来实现的，功能仿真时均能达到300ns，而综合后某些位置的有效持续时间却变短了（如图中左边的两个读写操作）
我怀疑是综合的原因，是否应该还要加上某些综合的设置，或者是综合器的不足，改用synplify是否会好点

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Jason_Zhang
高工
2009-12-03 21:36:14     打赏
4楼

你的Chipscope的时钟是多少呢？Chipscope只在自己的时钟沿捕获数据，也就是说Chipscope时钟是捕获的最小时间单位。
为什么你的信号不再长一些了，至少290ns，你用300ns，勉强了些吧


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wqhaiwei
菜鸟
2010-03-13 21:26:21     打赏
5楼
     同意4楼，你看看你自己的主时钟是多少？采样时系统只能在时钟的上升沿采取，所以任何观察器都会有一个时钟的误差，你看看是不是这个问题。

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