在使用modelsim时,有时会出现几个问题:
(1)打开modelsim软件时提示错误或者是在compile或者simulation时提示出现无法找到verilog/VHDL license的error的情况,应该是软件还未完全破解,重新破解一下,注意license文件需要在使用机子上重新生成一边,并且记得建立环境变量;
(2)在simulation时,找不到代码中的变量,应该是在simulation参数中设置了优化选项,解决办法是去掉优化选项,或者使能优化选项,然后在优化选项复选框内把“No Design Objective Visibility”设定改成"Apply Full Visibility to All Module"。
有奖活动 | |
---|---|
5月直播——【探索边缘智能的未来——直播盛宴即将开启!】 | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
【有奖活动】智能可穿戴设备AR/VR如何引领科技新潮流! | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 |