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module mux_4(addr,in1,in2,in3,in4,mout,enable);
  input [1:0] addr;
  input [3:0] in1,in2,in3,in4;
  input enable;
  output [3:0] mout;
  always@(addr or in1 or in2 or in3 or in4 or enable)
  begin
    if(!enable)
      case(addr)
        2'b00:mout=in1;
        2'b01:mout=in2;
        2'b10:mout=in3;
        2'b11:mout=in4;
      endcase
    else
     mout=4'b0;
  end
endmodule
谁能帮忙看一下啊，不知道怎么错了