关于同步设计
夏宇闻《Verilog 数字系统设计教程》第2版P16页讲到，同步时序逻辑是指表示状态的寄存器的值只可能在唯一确定的触发条件 发生时刻改变........always @(posedge clock)就是一个同步时序逻辑的触发条件.........而异步逻辑是指触发条件由多个控制因素组成......用一个触发器的输出连接到另一个触发器的时钟端去触发的就是异步时序逻辑


对于这段话我不能透彻的理解，到底什么是同步时序逻辑设计呢？
1、整个系统设计里只有一个时钟？
2、一个module里只有一个时钟？
3、一个always块的敏感事件列表只有边沿时钟，而不带有异步复位信号等
抑或是其他

到底该怎么理解呢，菜鸟真心求教