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再新建一个verilog file。流水灯程序：如图

将两个模块生成器件。如图

新建一个顶层文件如图：

做好之后如下图：

这个方法像咱们学51时模块编程一样。照着我说的可以做出来的。一步一步来

为什么这么问？

比如一个数组{1,2,3,4}--------现在LED[0]是4，LED[1]是3，LED[2]是2，LED[3]是1；经过LED[3]<={LED[0],LED[3：1]} ，后LED[3:0]<=[4,1,2,3],然后再经过一个时钟后LED[3:0]<=[3,4,1,2]。然后时钟又来，又变化，就是这样....不知道解释清楚没？