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verilog中的reg型变量,wire型变量初值是多少??

助工
2014-04-03 21:10:28     打赏
  如下代码条件是成立还是不成立???
  ......
  reg a;//a的初值是多少?
  wire b;/b的初值是多少?
  always @ (posedge clk) 
  begin
  if(a==1)//此处在第一个时钟是条件到底成立不成立
   ...
  else
   ...
  if(b==1)//此处在第一个时钟是条件到底成立不成立
  ...
  else
  ....
  end
     

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