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用fpga实现分频

kaisadadi33
菜鸟
2014-04-05 21:17:42     打赏
要实现波特率范围从 9.6  kb/s到 12 Mb/s，共分 9 档这个功能，用fpga内的PLL可以实现不？我看用Cyclone EP1C的好像只能输出两个供内部使用的时钟。能不能给个设计思路呢？？用fpga内的锁相环数量多的话会对fpga工作的稳定性造成影响不
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关键词： fpga     分频    

kaisadadi33
菜鸟
2014-04-06 17:33:31     打赏
2楼
哦，为啥不做FPGA了？？现在做什么呢，主要是为了采集数据，数据发送的波特率有9中情况，看资料说是用PLL比较精确，就想看能用PLL实现不。顺带问一下，有没有波特率自检测方面的设计资料啊？？求助。。

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kaisadadi33
菜鸟
2014-04-06 17:33:50     打赏
3楼
客气

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