- 1 使用Verilog HDL中不能片面的追求代码的整洁和简短，应该要做到对所需要实现的电路的结构，连接有一个很清晰的轮廓，实时体现出代码就是硬件电路！
- 2 多用Case，switch，少用if else 少用for而多用计数器或者寄存器。
- 3 FPGA触发器资源丰富而CPLD的组合逻辑资源丰富。
- 4 行为级仿真激励延时，如： ＃5 a<4'b0101;这在仿真过程中是有效的，但在实际电路综合时，并无延时作用，这时可以用一个D触发器延时，效果不错。
- 5 数字系统 的结构化要求：a，同一功能复用相关逻辑放在一起；b，每一功能子模块输出使用寄存器；c，按不同优化目标分类（Area和Speed）；d，按时序约束要求分类。e，按不同的存储逻辑分类，如RAM，ROM，FIFO
- 6 使用香农扩展，以资源换速度。
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数字系统设计心得
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