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１　硬件设计原理

这种基于ＤＳＰ的纸币号码识别系统首先将从面阵ＣＣＤ摄像头摄取的纸币模拟视频图像经专业视频解码芯片转换为数字图像。然后将数字视频信号经先入先出阵列ＦＩＦＯ存入ＤＳＰ的数据空间，以作为后续图像识别的数据来源；视频解码芯片可同时分离出行、场同步信号和像素时钟参考信号，以作为图像缓存模块的控制信号；为了保存和记录号码，经识别后的纸币号码数据存储在快速闪烁存储器ＦＬＡＳＨ中，也可根据需要通过异步串口传送给ＰＣ机。复杂可编程逻辑器件ＣＰＬＤ在整个系统中的作用是控制全局逻辑和对采集的纸币图像实现开窗处理。该系统的总体结构框图如图１所示。

２　图像采集模块的设计

２．１ 视频解码芯片ＳＡＡ７１１３的应用

ＳＡＡ７１１３是Ｐｈｉｌｉｐｓ公司的一种高集成度视频解码芯片，它支持隔行扫描和多种数据输出格式，可通过其Ｉ２Ｃ接口对芯片内部电路进行控制。该芯片具有如下特点：

●支持四路模拟输入，内置信号源选择器。

●有两个模拟预处理通道。

●内置两个模拟抗混叠滤波器。

●两个片内８位视频Ａ／Ｄ转换器。

●行／场同步信号自动检测。

●多种数据输出格式。
对ＳＡＡ７１１３的控制主要包括对输入模拟信号的预处理、色度和亮度的控制，输出数据格式及输出图像同步信号的选择控制等。整个系统对图像的识别处理主要是针对灰度图像进行的，对数字图像数据的采集只需采集图像的灰度值即可。在ＳＡＡ７１１３所提供的多种数据输出格式中，ＲＡＷ格式在８位输出管脚上直接输出与像素时钟相对应的像素灰度值，此种数据格式与其它格式相比对灰度图像的采集将更直接。

ＳＡＡ７１１３的输出控制管脚ＲＴＳ０和ＲＴＳ１是多功能复用管脚，根据不同的系统要求，通过对子地址寄存器ＳＡ１２写入不同的控制字可将两输出管脚配置为行同步、帧同步、奇偶场同步等不同的信号。本系统将ＳＡ１２子地址寄存器设置为０ｘａ７这样可将ＲＴＳ０设置为行同步信号，ＲＴＳ１设置为场同步信号。同时，ＳＡＡ７１１３还可输出像素时钟的参考信号ＬＬＣ，时钟频率为２７ＭＨｚ，该信号是像素时钟的二倍，即像素时钟为１３．５ＭＨｚ。ＣＣＤ摄像头传送的信号为ＰＡＬ制、场频为５０Ｈｚ的视频信号，经视频解码芯片后，可以在ＲＴＳ０和ＲＴＳ１管脚上看到该图像的同步信号，其行周期为６４μｓ，场周期为２０ｍｓ。

通过Ｉ２Ｃ总线协议对ＳＡＡ７１１３的各个控制寄存器进行配置可使其满足系统要求。由于ＤＳＰ芯片是处理型器件，它的控制能力比较弱，通用Ｉ／Ｏ口比较少，而单片机则具有很好的控制功能，因此，对ＳＡＡ７１１３的初始化工作可用ＡＴ８９Ｃ５１单片机来完成。ＡＴ８９Ｃ５１单片机内部无硬件Ｉ２Ｃ总线接口，可将单片机的Ｐ１．０口设置为Ｉ２Ｃ总线的串行数据线ＳＤＡ，Ｐ１．１设置为Ｉ２Ｃ总线的串行时钟线ＳＣＬ，然后通过软件模拟Ｉ２Ｃ总线并对视频解码芯片ＳＡＡ７１１３进行初始化。

２．２ 用ＣＰＬＤ实现对图像的开窗处理

从ＳＡＡ７１１３输出的数字视频图像为整幅图像，但对识别有用的图像大小只有４０×２００因此，为了减少图像数据的存储量和处理量，可以通过调整ＣＣＤ摄像头与点钞机之间的位置，并利用视频解码器的行、场同步信号ＨＳ、ＶＳ和像素时钟参考信号ＬＬＣ以及ＶＨＤＬ语言，来对感兴趣的图像区域进行开窗处理。具体做法是在场信号ＶＳ为高期间对行信号ＨＳ进行计数， 并在感兴趣的图像区间使场信号输出为高，而在其它区域使场信号为低，这样，就可得到新的场信号ＶＲＥＦ。与此同时在行信号ＨＳ为高时，对像素时钟ＬＬＣ２进行计数，当计数到需要的图像数据时，使行信号有效为高电平，而在其它期间使行信号无效为低电平以得到新的行信号ＨＲＥＦ。这样，通过两个计数器就可实现对图像的开窗处理。图３给出了利用ＣＰＬＤ进行图像开窗处理的示意图，下面是行截取的ＶＨＬＤ程序（对列的截取与行截取相类似）：

ｐｒｏｃｅｓｓ（ＬＬＣ２，ＨＳ）

ｖａｒｉａｂｌｅ ｔｅｍｐ：ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１０ ｄｏｗｎ ｔｏ ０);

ｂｅｇｉｎ

ｉｆ(ＬＬＣ２＇ｅｖｅｎｔ ａｎｄ ＬＬＣ２＝′１′) ｔｈｅｎ

ｉｆ(ＨＳ＝′１′) ｔｈｅｎ ｔｅｍｐ＝ｔｅｍｐ＋′１′;

ｉｆｔｅｍｐ＞８０ ａｎｄ ｔｅｍｐ＜２４１ ｔｈｅｎ Ｈｒｅｆ＜＝′１′;

ｅｌｓｅ Ｈｒｅｆ＜＝′０′;

ｅｎｄ ｉｆ;

ｅｌｓｅ Ｈｒｅｆ＜＝′０′;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ;

２．３ 利用ＤＳＰ实现图像的采集

ＳＡＡ７１１３上电初始化之后将一直处于工作状态，该芯片输出的像素时钟频率为１３．５ＭＨｚ，这么快的时钟频率如果直接进行图像采集的话将出现数据丢失现象。所以本文采用了先进先出存储器ＦＩＦＯ来作为图像缓存以将图像数据先存入ＦＩＦＯ，然后通过ＤＳＰ读取ＦＩＦＯ中的图像数据，来完成图像的采集。ＦＩＦＯ芯片选用的是ＩＤＴ公司的ＩＤＴ７２Ｖ０６，该芯片的存储容量为１６ｋＢ，读写周期为２５ｎｓ，工作电压为３．３Ｖ。由于ＦＩＦＯ是没有片选的，所以主要是控制其读写信号的有效。当ＦＩＦＯ的读信号为高时，数据总线为高阻状态，从而实现与电路的总线隔离。ＦＩＦＯ写信号则通过ＣＰＬＤ图像截取后的行场同步信号以及像素时钟信号来控制，读ＦＩＦＯ时，可将ＦＩＦＯ映射到ＤＳＰ的Ｉ／Ｏ空间，由于本系统中还有其它器件也是映射到ＤＳＰ的Ｉ／Ｏ空间，为了与其它器件进行区分，笔者使用了地址线Ａ１５和Ａ１４进行译码。即在ＦＩＦＯ写完一场图像数据之后，利用半满信号作为ＤＳＰ的中断信号，并通过中断服务子程序将图像数据存入ＤＳＰ的数据空间以作为识别处理的数据来源。其中断服务子程序如下：

ｉｎｔｅｒｒｕｐｔ ｖｏｉｄ ＦＩＦＯ_ＲＤ(ｖｏｉｄ)

{

＊(ｖｏｌａｔｉｌｅ ｕ１６ ＊)ＩＦＲ＝０ｘ００００

ｆｏｒ(ｉ＝０;ｉ＜８０００;ｉ＋＋)

{

＊(ｕ１６ ＊)(０ｘ８０００＋ｉ)＝(ｐｏｒｔ４０００ ＆ ０ｘ００ｆｆ);

}

}

图５是本系统通过此程序采集到的纸币图像。

３ ＤＳＰ存储空间的设计

ＤＳＰ芯片采用了改进的哈佛结构，处理速度比较快。由于具有特殊的ＤＳＰ指令和可快速实现各种数字信号处理算法等特点，因而可广泛地应用于各种图像处理系统之中。本系统选用ＴＭＳ３２０ＶＣ５４１０作为中央处理器,该芯片的读写周期为１０ｎｓ,且具有丰富的片上资源主要表现为:

●在程序空间有１６ｋ×１６ｂｉｔ的片上ＲＯＭ;

●具有６４ｋ×１６ｂｉｔ的片上ＲＡＭ,主要由４块２ｋ×１６ｂｉｔ的片上双访问程序／数据ＲＡＭ和７块８ｋ×１６ｂｉｔ的片上单访问程序／数据ＲＡＭ两部分组成;

●外扩程序空间为８Ｍ×１６ｂｉｔ；

●外扩数据空间为３２ｋ×１６ｂｉｔ。

根据纸币号码图像大小和号码识别算法的要求，本设计在ＤＳＰ外扩了一片６４ｋ×１６ｂｉｔ的ＲＡＭ，其中０ｘ００００～０ｘ３ｆｆｆ的存储区映射到ＤＳＰ的程序空间，０ｘ８０００～０ｘｆｆｆｆ的存储区映射到ＤＳＰ的数据空间。而外扩一片２５６ｋ×１６ｂｉｔ的ＦＬＡＳＨ芯片ＳＳＴ３９ＶＦ４００Ａ则可根据ＤＳＰ系统程序加载的特点，将ＦＬＡＳＨ地址为０ｘ８０００～０ｘｆｆｆｆ的存储区在程序下载的过程中映射到ＤＳＰ的数据空间,而在程序加载的过程中映射到ＤＳＰ的程序空间，其空间的区分通过ＤＳＰ的通用Ｉ／Ｏ口ＸＦ来进行控制。ＦＬＡＳＨ地址为０ｘ００００～０ｘ７ｆｆｆ、０ｘ１００００～０ｘ１ｆｆｆｆ和０ｘ２００００～０ｘ２ｆｆｆｆ的存储区可映射到ＤＳＰ的程序空间，以作为识别号码结果的记录存储之用。

４ 利用ＴＬ１６Ｃ５５０实现与ＰＣ机的通信

在图像采集调试及对号码的算法调试中，为了检验图像效果，可将图像在ＰＣ机中呈现出来。由于ＴＭＳ３２０ＶＣ５４１０的串口是同步串行口，而与ＰＣ机通信却是异步串行收发的，因此本系统采用异步串行收发器ＴＬ１６Ｃ５５０来实现ＤＳＰ与ＰＣ机之间的通信。ＴＬ１６Ｃ５５０是ＴＩ公司生产的一种具有异步串行通信功能的大规模集成电路芯片，对ＴＬ１６Ｃ５５０的控制可通过对寄存器输入Ａ０、Ａ１、Ａ２的不同配置来进行。

本系统使用ＩＳ和Ａ１５、Ａ１４的组合来作为ＴＬ１６Ｃ５５０的片选信号，以将其映射到ＤＳＰ的Ｉ／Ｏ空间的０ｘ８０００地址。将ＤＳＰ的地址线Ａ２、Ａ１、Ａ０与ＴＬ１６Ｃ５５０的寄存器选择控制引脚Ａ２、Ａ１、Ａ０相连，即可对ＤＳＰ的Ｉ／Ｏ空间地址为０ｘ８０００－０ｘ８００７的空间进行寄存器访问。在ＴＬ１６Ｃ５５０中接收和发送信号使用的是同一个中断信号ＩＮＴＲＰＴ而通过使能不同的中断方式可实现系统与ＰＣ机之间的数据接收与发送。
５ 系统软件设计

采用手工编写的汇编语言程序虽然具有执行速度快的优点，但用汇编语言编写程序特别是识别算法的程序将是比较费时费力。为了提高程序开发的效率，整个系统的软件可采用ＴＭＳ３２０Ｃ５４ｘ的Ｃ语言进行编写。

上电复位之后，通过ＤＳＰ片内掩膜的Ｂｏｏｔｌｏａｄｅｒ程序，采用并行加载方法，可将下载到外部ＦＬＡＳＨ中的程序加载到ＤＳＰ的内部程序空间，以提高程序的执行速度。然后初始化视频解码器ＳＡＡ７１１３和ＤＳＰ以使系统处于正常工作状态。先判断先进先出阵列ＦＩＦＯ的半满标志，然后利用ＤＳＰ的采集程序开始图像的采集，接着对采集到的图像进行识别处理，便可通过显示程序将识别结果在ＰＣ机上显示出来

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