这个比较好,好像可以通过软件设置引脚为时钟输入的吧
这位兄弟是刚入门吧,对于FPGA的时钟输入,一般都有固定的时钟输入引脚,一般名字为clk1,clk2,clk3...随便连一个就行,这些是全局时钟输入脚,这样可以保证时钟到各个逻辑单元的延迟相等.还有就是时钟的输入引脚电路设计需要注意一下,这些你可以参考一些PCB 的时钟设计规则.不过对于24M的时钟速度来说,问题不会很大
Digikey let's do· 2025年第1期限时报名开启,5月8日截止· Digikey助力,提供一站式免费器件支持· 跟大佬一起 【DIY 功率监测与控制系统】