当FPGA与并行DA,AD等芯片接口时. 传输或接受一个CLK 和 DATA[N:0] 在有几个控制信号CTL0, CTL1等是很常见的情况. 在这种环境中, 一般大家是如何处理的?
我的处理习惯:
我的处理习惯, 采用一个时钟源(晶振) 和一个时钟Buffer. 实现一带多. 将时钟 Buffer 的输出输出给FPGA与FPGA的上下游芯片. 在输出给FPGA的时候, 一般从FPGA的PLL输入管脚输入. 这样可以利用PLL调整FPGA的时钟相位, 从而实现FPGA与其上下游芯片的时钟触发沿是一致的.
在这里需要在FPGA与芯片接口的地方加时序约束, 以保证满足上下游芯片的建立和保持时间.
感觉麻烦的地方:
这种设计方式有两点比较麻烦的地方:
1)因为时钟采用BUFFER分配给FPGA与外围芯片, 这样当外部芯片的频率较高时就要采购频率较高的晶振. 比较麻烦. 当设计的时钟比较特殊时, 采购就变得很麻烦.
2)多使用了一个时钟BUFFER, 这样设计中多出一个芯片, 采购又是见麻烦事. 同事器件的增加, 也增加了时钟的JITTER. 不是什么好事.
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