共10条
1/1 1 跳转至页
问个入门问题:时序功能与逻辑功能的不同

2楼
是的,CPLD内含时序电路时,需外接时钟(如有源晶振或其它时钟信号),只有组合电路时,可以不接时钟。
更正一下楼主的说法,逻辑包含组合逻辑和时序逻辑。因此楼主问题中的“逻辑”应改为“组合”更贴切。
更正一下楼主的说法,逻辑包含组合逻辑和时序逻辑。因此楼主问题中的“逻辑”应改为“组合”更贴切。


5楼
` timescale 1ns /100ps,仅在做仿真时有效,综合器并不理会,因此与晶振没有任何关系。仿真与综合是两码事。

8楼
#5 a=b同样只在仿真时有效,指的是延时5个单位时间,例如'timescale 1ns /100ps,就是延时5ns,对于综合器来说,#5将被忽略,因为硬件的延时与具体的硬件结构和工作环境有关,不是综合器可以设定的。
建议“风语者”先看一些资料,弄明白仿真和综合的关系。仿真是严格按照verilog的语意来做的,可以用软件的思路来理解;综合则是综合器根据设计者的意图进行“揣测”的,可综合的语句只是verilog语言的一个子集。
建议“风语者”先看一些资料,弄明白仿真和综合的关系。仿真是严格按照verilog的语意来做的,可以用软件的思路来理解;综合则是综合器根据设计者的意图进行“揣测”的,可综合的语句只是verilog语言的一个子集。

共10条
1/1 1 跳转至页
回复
有奖活动 | |
---|---|
“我踩过的那些坑”主题活动——第002期 | |
【EEPW电子工程师创研计划】技术变现通道已开启~ | |
发原创文章 【每月瓜分千元赏金 凭实力攒钱买好礼~】 | |
【EEPW在线】E起听工程师的声音! | |
高校联络员开始招募啦!有惊喜!! | |
【工程师专属福利】每天30秒,积分轻松拿!EEPW宠粉打卡计划启动! | |
送您一块开发板,2025年“我要开发板活动”又开始了! | |
打赏了!打赏了!打赏了! |