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首先要说明一些测试细节，有时往往细节很重要：

   1．设置合适的高、低和反转门限。多数示波器默认门限90%/50%/10%，这样信号幅度上的变化会影响信号时序的测量结果。如果测试差分信号，需要精确分析抖动，建议设置绝对电平形式的判决门限，将反转电平设为0V。

   2．差分信号也要接地。差分探头动态范围通常较小，如果探头接地不好，不仅容易损坏探头，也容易超量程。这种约束有时和信号共模噪声大的场景相冲突，有时共模噪声很大需要GND悬空测量以减小CMMR的影响，可以测试一下单端信号判断一下。

  3．注意示波器的拟合方式和是否启动了内插。数字示波器在生成波形时需要用到拟合、内插等处理，不同的处理也会导致不同的结果。 

 1，我在测试信号速率的时候有两种测试方法，直接用bit rate功能测试（2.499989G），也可以用frequency@level 选择data 来测试（2.49753G），测试的结果差别非常大，一个可以满足要求，而另一个则不满足要求，请问为什么，哪种测试更准确一些。  

这两种方法类似于计数器和示波器测频率的差别。一个是统计一段时间内的反转数（bit数）来计算频率（速率），另一个是测试每个周期并取倒数。关键是看需要关注什么，前一方法反映频偏，后一方法反映抖动。 

 2，如果我想测试数据信号的最小周期（1个UI的大小），有没有类似测试bit rate的方法直接测试？ 

  和上一个问题类似，想要验证什么指标？对应芯片的速率容限还是抖动容限？前者主要和FIFO有关，后者主要和CDR与触发器有关。  

3，在测试信号边沿的上升/下降时间的时候，跟我选择的存储深度有没有关系。比如我使用40GS/S的采样率，测试PCIE CLK，如果在屏幕上显示一个时钟周期测试它的上升下降时间 和 我调节时基 到8M的存储深度时测试到的上升下降时间有没有区别？

一般认为上升下降时间一类的参数与采样深度关系不大，虽然这个指标也存在有时大有时小的现象，但是不如jitter那么明显。但是需要注意“测试细节”中提到的反转门限的问题，如果按默认50%作为反转门限，仪器会根据每次屏幕上的波形计算一个判决电平，尤其是当屏幕上只显示一个上升沿时可能导致结果不准。

  4，在测试抖动的时候TJ总显示当前值，最大值和最小值都随当前值的变化而变化，同时变大或同时变小，并没有达到所谓最大值和最小值的目的，这样，如果某瞬间下，总抖动超标，而我刚好不在场，等我看的时候总抖动又正常了，而最大值并没有记录下超标的状态，容易造成漏测！   

由于Tj和BER是有关的，而且很大程度上取决于Rj(RMS)，随着测量时间的加长，Rj(RMS)趋近稳定，这样Tj是逐步逼近真实结果的，“最大”的Tj反映不了什么。   

5,大多数高端示波器都提供了两种时钟恢复中的一种方法，即基于软件的时钟恢复或基于硬件的时钟恢复。在抖动测试中会有什么不同的表现？

 这个在很多胶片上有介绍，软CDR较精确，适应范围也比较广，但是硬CDR能提供串行触发等功能，速率较快，有时也有应用。 

 6,TIE测试既然是和标准时钟的比较，这个标准时钟来源于哪里？是什么原理？会影响抖动测量值吗？ 

  个人感觉TIE测试是一种模拟TIA(时间间隔分析仪)的测试，通过示波器长时间采样的优势，从信号中分离出理想时钟，然后作差。由于示波器时基抖动和数字化的影响，TIE精度有限，不适合精确的频域抖动分析。 

 7,Rj抖动是怎么测出来的？ 是通过TIE抖动减去Dj 然后除以14的出来的吗？ 高斯分布图里的数据是以Rj为样本吗？高斯分布是针对随机事件来讲的，如果以Tj为样本，里面有确定性数据，合理吗？

  关于抖动分离和抖动预期的分析力科有很多介绍，包括最新的SDAII又改进了算法，总之是逐渐接近实际值。

  8，现在我们背板的槽位之间预留了很多互联的信号，这些信号目前无法遍历测试。另外，背板的设计目标是6.5G，但当前我们系统上跑的速率是1.25G。为了验证背板能否满足设计目标，我们需要使用6.5G的信号遍历所有的互联线。 对于以上的情况，有什么好的建议？业界一般是如何测量的？ 高速信号如何引到示波器比较好？ 有没有一些专门的高速信号引线组件，夹具等？我们计划做一些测试插板，把背板的信号引出来，能否给我们推荐一些插接件以及测试插板的设计注意事项？ 

 针对高速背板设计方面，通过信号仿真和通道性能测试可以发现多数信号完整性方面的问题，建议在此基础上增加参考平面噪声干扰的测试和信号线间串扰的测试。另外，芯片的性能尤其是接收机容限和芯片PTV特性很难通过前期仿真进行分析，不建议预留的太超前。