module compare_n ( X, Y, XGY, XSY, XEY);
input [width-1:0] X, Y;
output XGY, XSY, XEY;
reg XGY, XSY, XEY;
parameter width = 8;
always @ ( X or Y ) // 每当 X 或 Y 变化时
begin
if ( X = = Y )
XEY = 1; // 设置X 等于Y的信号为1
else XEY = 0;
if (X > Y)
XGY = 1; // 设置X 大于Y的信号为1
else XGY = 0;
if (X < Y)
XSY = 1; // 设置X 小于Y的信号为1
else XSY = 0;
end
endmodule
在上面比较器的程序中, XGY, XSY, XEY已经定义为输出,为什么还要从新定义为寄存器变量呢?
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2楼
输出只是IO方向,与信号类型无关,output可以是wire,也可以是reg,input都是wire。默认是wire型,可不写,但reg型必须要写明。
5楼
wire是在assign中赋值的,reg是在always里赋值的。 但上例中的XGY, XSY, XEY综合得到的是线而不是寄存器。
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