q2生成的pll输出时钟为什么有不应该的相位差？-电子产品世界论坛

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q2生成的pll输出时钟为什么有不应该的相位差？

工程师

2009-12-11 22:59:36 打赏

我用q2的core做了个锁相环，输入时钟50兆，输出三路皆为100兆的时钟，相移参数我都设成了10ns，然而仿真出来的图却有一路与另外两路时钟相位不一致，如下图所示，请问这是为什么呢？

（生成pll时我选择了生成一个仿真图文件，这个图的输出关系却是正确的，如下图）

关键词：生成输出时钟为什么不应该相位差

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