网站首页
这些小活动你都参加了吗？快来围观一下吧！>>
电子产品世界 » 论坛首页 » 嵌入式开发 » FPGA » q2生成的pll输出时钟为什么有不应该的相位差？

共1条 1/1 1 跳转至页

q2生成的pll输出时钟为什么有不应该的相位差？

becoll
工程师
2009-12-11 22:59:36     打赏

我用q2的core做了个锁相环，输入时钟50兆，输出三路皆为100兆的时钟，相移参数我都设成了10ns，然而仿真出来的图却有一路与另外两路时钟相位不一致，如下图所示，请问这是为什么呢？

（生成pll时我选择了生成一个仿真图文件，这个图的输出关系却是正确的，如下图）

回复
收藏
0



关键词： 生成     输出     时钟     为什么     不应该     相位差    

共1条 1/1 1 跳转至页

回复

匿名不能发帖！请先 [ 登陆 注册 ]
-

嵌入式开发

STM32

MCU

FPGA

软件与操作系统

RISC-V

国产MCU

-

综合技术

-

DIY与开源设计

-

行业应用

-

活动中心

-

高校专区

-

休闲专区

-

企业专区

-

论坛服务

—
—
—
版
块
导
航