我用q2的core做了个锁相环，输入时钟50兆，输出三路皆为100兆的时钟，相移参数我都设成了10ns，然而仿真出来的图却有一路与另外两路时钟相位不一致，如下图所示，请问这是为什么呢？
（生成pll时我选择了生成一个仿真图文件，这个图的输出关系却是正确的，如下图）
 我要赚赏金打赏帖 |
|
|---|---|
| 片外存储Flash使用方法(Arduino IDE环境)被打赏￥22元 | |
| 三分钟快速上手ESP-NOW(ArduinoIDE环境)被打赏￥23元 | |
| 【S32K3XX】LPSPI参数配置说明被打赏￥21元 | |
| 在WT9932C61-TINY上实现超声波测距被打赏￥22元 | |
| 基于WT9932C61-TINY的环境构建及OLED屏驱动测试被打赏￥20元 | |
| 【S32K3XX】Core-to-Core 中断使用被打赏￥21元 | |
| 「AI编程记录--含源码」用一晚上的时间写一个esp32的示波器被打赏￥19元 | |
| STM32C0116DK开发探索记（3）被打赏￥30元 | |
| STM32C0116DK开发探索记（2）被打赏￥24元 | |
| STM32C0116DK开发探索记（1）被打赏￥29元 | |
STM32
MCU
通讯及无线技术
物联网技术
电子DIY
板卡试用
基础知识
软件与操作系统
我爱生活
小e食堂
