用什么Verilog 编程软件好呢
原来这么方便。在网上看到有推荐emacs的，感觉很专业，贴过来一段：
呵呵，看来这里用emacs用的人很少啊，那给大家推荐一下吧，UNIX下的用的，主要优点是可以自动生成输入输出端口，在always中用到的变量可以自动生成成reg声明，模块例化时，可以自动生成wire声明，而且例化时可以采用模板进行批量例化，别小看这一功能，当设计复杂，尤其是层次很多时，自动例化会极大提高你的设计效率。
其实呢。emacs的verilog mode这个功能在gvim下面也能用。只要去网上下载一个plug in的包就可以了。
不知道有哪些厂用这个。我公司是要求用这个。这样不仅可以检查自己编的有没有问题，还可以发现相关模块有没有typo一类的错误。
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