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简介：为实现高速DAC的最佳性能，必须满足一定的建立和保持
时间要求。在200 MSPS至250 MSPS的时钟速率下，
FPGA/ASIC/DAC的全部时序预算并不是一件小事。客户
若要完成时序验证，必须清楚列出并明确定义数据手册中
的时序规格。
如果建立和保持时间要求得到满足，则时钟边沿到达锁存
器时，DAC内部锁存器中的数据就能稳定下来。如果到达
锁存时钟边沿时数据处于转换过程中，则被锁存的数据将
是不确定的，因而会提高DAC模拟输出的噪底。对于
AD9777或AD9786等DAC，十分之几纳秒的误差就会严重
影响DAC噪底。图1、图2和图3显示三种情况下AD9786时
钟输入/输出和数据信号的示波器测量结果：建立时间要求
恰好得到满足时、偏离0.1 ns时和偏离0.5 ns时。这种情况
下，AD9786处于主机模式，采用1倍插值，因此输入采样
速率与DAC输出采样速率相同。注意，从图1可看出，在
这些条件下该DAC的建立时间为–0.7 ns。建立时间为负值
的原因是阻挡窗口完全偏向时钟锁存(本例中为下降)边沿
的右侧。三幅图中的虚线表示时钟边沿的中部，实线表示
数据转换的中部。
AN-748：高速CMOS输入DAC中的建立和保持时间测量.pdf