本技术文档能够在无需板级 IBIS 或 SPICE 仿真的情况下，帮助设计者获得更精确的 I/O 时序数据。 直到最近，Xilinx 才把输出列入集总容性负载中。 然而，由于上升和下降时间迫使将板互联被视为传输线路，所以集总容性负载就不再合适了（了解更多详情，请参见 TechXclusives 技术文档）。
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