申请FPGA板子及进程更新
跑马灯程序
module led_water (sys_clk,sys_rstn,led) ; //输入输出信号定义
input sys_clk;//全局时钟,50Mhz
input sys_rstn;//复位信号,低电平有效
output [10:0] led ;//定义输出端口
reg [10:0] led ; //定义寄存器
reg [24:0] delay_cnt;//延时计数器
//逻辑部分
always @(posedge sys_clk or negedge sys_rstn)
begin
if(!sys_rstn)
delay_cnt<=25'd0;
else
begin
if(delay_cnt==25'd24999999)
delay_cnt<=25'd0;
else
delay_cnt<=delay_cnt+1'd1;
end
end
always @(posedge sys_clk or negedge sys_rstn)
begin
if(!sys_rstn)
led<=11'b11111111111;
else
begin
if(delay_cnt==25'd24999999)
begin
led<=led>>1;
if (led==11'b00000000000)
led<=~led;
end
else
led<=led;
end
end
endmodule
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