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FPGA 实验连载(十、verilog键盘扫描程序)

专家
2012-10-17 23:29:49     打赏

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:         特权
//
// Create Date: 
// Design Name:   
// Module Name:
// Project Name:  
// Target Device: 
// Tool versions: 
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////

//说明:当三个独立按键的某一个被按下后,相应的LED被点亮;
//        再次按下后,LED熄灭,按键控制LED亮灭

module sw_debounce(
            clk,rst_n,
            sw1_n,sw2_n,sw3_n,
               led_d3,led_d4,led_d5
            );

input   clk;    //主时钟信号,50MHz
input   rst_n;    //复位信号,低有效
input   sw1_n,sw2_n,sw3_n;     //三个独立按键,低表示按下
output  led_d3,led_d4,led_d5;    //发光二极管,分别由按键控制

//---------------------------------------------------------------------------
reg[2:0] key_rst; 

always @(posedge clk  or negedge rst_n)
    if (!rst_n) key_rst <= 3'b111;
    else key_rst <= {sw3_n,sw2_n,sw1_n};

reg[2:0] key_rst_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

always @ ( posedge clk  or negedge rst_n )
    if (!rst_n) key_rst_r <= 3'b111;
    else key_rst_r <= key_rst;
  
//当寄存器key_rst由1变为0时,led_an的值变为高,维持一个时钟周期
wire[2:0] key_an = key_rst_r & ( ~key_rst);

//---------------------------------------------------------------------------
reg[19:0]  cnt;    //计数寄存器

always @ (posedge clk  or negedge rst_n)
    if (!rst_n) cnt <= 20'd0;    //异步复位
    else if(key_an) cnt <=20'd0;
    else cnt <= cnt + 1'b1;
 
reg[2:0] low_sw;

always @(posedge clk  or negedge rst_n)
    if (!rst_n) low_sw <= 3'b111;
    else if (cnt == 20'hfffff)     //满20ms,将按键值锁存到寄存器low_sw中     cnt == 20'hfffff
      low_sw <= {sw3_n,sw2_n,sw1_n};
     
//---------------------------------------------------------------------------
reg  [2:0] low_sw_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

always @ ( posedge clk  or negedge rst_n )
    if (!rst_n) low_sw_r <= 3'b111;
    else low_sw_r <= low_sw;
  
//当寄存器low_sw由1变为0时,led_ctrl的值变为高,维持一个时钟周期
wire[2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);

reg d1;
reg d2;
reg d3;
 
always @ (posedge clk or negedge rst_n)
    if (!rst_n) begin
        d1 <= 1'b0;
        d2 <= 1'b0;
        d3 <= 1'b0;
      end
    else begin        //某个按键值变化时,LED将做亮灭翻转
        if ( led_ctrl[0] ) d1 <= ~d1;   
        if ( led_ctrl[1] ) d2 <= ~d2;
        if ( led_ctrl[2] ) d3 <= ~d3;
      end

assign led_d5 = d1 ? 1'b1 : 1'b0;        //LED翻转输出
assign led_d3 = d2 ? 1'b1 : 1'b0;
assign led_d4 = d3 ? 1'b1 : 1'b0;
 
endmodule




关键词: 实验     连载     verilog     键盘     扫描     程序    

助工
2012-11-05 20:56:34     打赏
2楼
好资料!!值得收藏。

专家
2012-11-05 21:06:18     打赏
3楼
好的话就收藏!

工程师
2012-11-06 00:16:37     打赏
4楼
绝对是好东西,顶,要收藏

工程师
2012-11-06 08:53:53     打赏
5楼

谢谢,还真是学习了


助工
2012-11-21 19:10:28     打赏
6楼

不错!学习


专家
2012-11-25 19:35:21     打赏
7楼

特权同学的东西   还是不错的


助工
2012-11-25 21:12:17     打赏
8楼

收藏了,学习学习


菜鸟
2013-01-14 11:53:28     打赏
9楼

看看,学习一下


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